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    • 专利摘要:
    Eine Pixelschaltung umfaßt ein Siliziumsubstrat, das eine Photodiode aufweist, die eine Lichtintensität in ein Spannungssignal umwandelt, sowie zwei Metallschichten, die auf dem Substrat angeordnet sind, die eine Pixelsteuerschaltung aufweisen. Die erste Metallschicht umfaßt eine Zeilenleiterbahn und eine Rücksetzleiterbahn und die zweite Metallschicht umfaßt eine Spaltenleiterbahn und eine Spannungsversorgungsleiterbahn. Die Zeilenleiterbahn trägt ein Signal, das während einer Auslesephase einen Schalter zum Koppeln der Photodiode mit der Spaltenleiterbahn aktiviert und die Spannung an der Photodiode während einer Rücksetzphase löscht. Die Spaltenleiterbahn ist schnittstellenmäßig mit einer Signalerfassungsschaltung in einem CMOS-Array von Pixeln zum Erfassen eines digitalen Bildes, das jedem Spannungspegel an jeder Photodiode entspricht, verbunden.A pixel circuit includes a silicon substrate having a photodiode that converts a light intensity into a voltage signal and two metal layers disposed on the substrate having a pixel control circuit. The first metal layer comprises a row trace and a reset trace, and the second metal layer comprises a column trace and a power supply trace. The row trace carries a signal which during a readout phase activates a switch for coupling the photodiode to the column trace and clears the voltage on the photodiode during a reset phase. The column trace is interfaced to a signal detection circuit in a CMOS array of pixels for capturing a digital image corresponding to each voltage level at each photodiode.
    公开号:DE102004009627A1
    申请号:DE102004009627
    申请日:2004-02-27
    公开日:2005-03-17
    发明作者:Matthew Michael Albany Borg；Jeffrey Steven Corvallis Rock
    申请人:Agilent Technologies Inc；
    IPC主号:H01L27-00
    专利说明:
    [0001] Digitalkamerasund weitere Bilderzeugungsvorrichtungen weisen üblicherweise ein Array von Bauelementenbzw. Vorrichtungen, wie z. B. Pixeln, die auf einem CMOS-Mikrochipangeordnet sind, zum Erfassen und Speichern von Bildern auf. Jede Vorrichtungund ihr zugeordneter Schaltungsaufbau, deren Kombination oft alsaktiver Pixelsensor (APS) bezeichnet wird, wandelt die Lichtintensität, die anjedem Pixelort des Bildes erfaßtwird, in ein Spannungssignal um, das zur Speicherung, Reproduktion undManipulierung digitalisiert werden kann.digital camerasand other imaging devices typically include an array of devicesor devices, such. For example, pixels residing on a CMOS microchipare arranged to capture and store images on. Every deviceand their associated circuitry, their combination often asActive Pixel Sensor (APS) converts the light intensity that is ondetected every pixel location of the imageis converted to a voltage signal, which is used for storage, reproduction andManipulation can be digitized.
    [0002] 1 ist ein schematischesDiagramm, das eine Implementierung eines herkömmlichen Drei-Transistor-APS 100 zeigt,das ein Pixel eines Bilds digitalisiert. Die Anzahl von Pixeln indem Array eines APS 100 bestimmt die Auflösung deserfaßten Bildes.Ein Pixel eines typischen APS 100 umfaßt drei Transistoren 120, 121 und 122 undeine Photodiode 125, die in einem Siliziumbereich angeordnetist, auf dem mehrere Metallschichten angeordnet sind. Mehrere Metallschichtenwerden üblicherweisebenötigt,da der APS 100 füreinen Betrieb fünfAnschlußleiterbahnenbenötigt.Dies ist deshalb so, weil die Breite zwischen jedem APS 100 aufeinem herkömmlichenCMOS-Array üblicherweisenur ausreichend Raum fürzwei Anschlußleiterbahnenpro Metallschicht erlaubt. Die fünfAnschlußleiterbahnen umfassenRESET (Rücksetzen) 110,PRESET (Voreinstellen) 111, Vdd 112,COLUMN (Spalte) 113 und ROW (Zeile) 114. JederAPS 100 umfaßtaußerdem einenGROUND-Anschluß 115 (Masseanschluß). Durchein Verwenden einer Steuerung (nicht gezeigt) zur Steuerung derSignale an jedem der Steuerungsanschlüsse für den APS 100 in Verbindungmit allen anderen Kontakten, die anderen APS 100 (nichtgezeigt) in einem CMOS-Array zugeordnet sind, kann eine Lichtintensität, die aufdas CMOS- Array,d. h. ein Bild, auftrifft, erfaßtund digitalisiert werden. 1 is a schematic diagram illustrating an implementation of a conventional three transistor APS 100 shows that digitizes a pixel of an image. The number of pixels in the array of an APS 100 determines the resolution of the captured image. A pixel of a typical APS 100 includes three transistors 120 . 121 and 122 and a photodiode 125 which is arranged in a silicon region on which a plurality of metal layers are arranged. Several metal layers are usually needed because of the APS 100 for a business five connecting tracks needed. This is because the width between each APS 100 on a conventional CMOS array usually only enough space for two leads per metal layer allowed. The five connecting tracks include RESET (reset) 110 , PRESET (default) 111 , V dd 112 , COLUMN (column) 113 and ROW (line) 114 , Every APS 100 also includes a ground connection 115 (Ground terminal). By using a controller (not shown) to control the signals at each of the control ports for the APS 100 in conjunction with all other contacts, the other APS 100 (not shown) in a CMOS array, a light intensity incident on the CMOS array, ie, an image, can be detected and digitized.
    [0003] 2 ist ein Zeitdiagramm derherkömmlichenFunktionsweise des APS 100 aus 1. Die Funktionsweise des APS 100 umfaßt eineRücksetzphase 200,eine Integrationsphase 220 und eine Auslesephase 240.Jede der Phasen 200, 220 und 240 istunten Bezug nehmend auf das Zeitdiagramm beschrieben. 2 is a timing diagram of the conventional operation of the APS 100 out 1 , The functioning of the APS 100 includes a reset phase 200 , an integration phase 220 and a selection phase 240 , Each of the phases 200 . 220 and 240 is described below with reference to the timing diagram.
    [0004] Bevorein Bild erfaßtwird, muß jederAPS 100 zuerst währendder Rücksetzphase 200 „gelöscht" werden. Dies dientdazu sicherzustellen, daß allePixel in dem CMOS-Array (nicht gezeigt) die gleiche Anfangsspannungaufweisen, wenn die Photodiode 125 mit der Integrationvon Licht beginnt. Währendeines Zeitraums 201 befindet sich der APS 100 ineiner vorherigen Auslesephase 240 und so wird (wie untenBezug nehmend auf die Auslesephase 240 erläutert wird)die Leiterbahn RESET 110 auf einen vorbestimmten Niederspannungspegel(üblicherweise0 Volt) gesetzt und die Leiterbahnen ROW 113 und PRESET 111 werdenauf einen vorbestimmten Hochspannungspegel (üblicherweise 2,5 bis 5,0 Volt)gesetzt. Bei t2 wird die Leiterbahn RESET 110 auf einenHochspannungspegel angehoben, so daß der Transistor 121 wieein geschlossener Schalter wirkt. Als solche ist die Spannung andem Knoten 130 gleich der Spannung an der Leiterbahn PRESET 111.Die Spannung an dem Knoten 130 kann einen Transistor 122 einschalten,wobei jeder Strom jedoch, der durch den Transistor 122 fließen kann,irrelevant ist, da jedes resultierende Signal auf der LeiterbahnCOLUMN 113 erst bei der Auslesephase 240, wieunten beschrieben ist, erfaßtwird. Als nächsteswird die Leiterbahn PRESET 111 auf einen vorbestimmtenNiederspannungspegel abgesenkt, während die Leiterbahn RESET 110 aufdem hohen Spannungspegel bleibt. So wird die Spannung an dem Knoten 130 niedrig,was bewirkt, daß dieparasitäreKapazität(nicht gezeigt), die der Photodiode 125 zugeordnet ist,entladen wird. Schließlichwird die Leiterbahn PRESET 111 zurück zu dem Hochspannungspegelgebracht, um die parasitäreKapazität derPhotodiode 125 auf einen vorbestimmten Ausgangsspannungspegelzu laden, um die Rücksetzphase 200 abzuschließen.Before an image is captured, each APS must 100 first during the reset phase 200 This is to ensure that all pixels in the CMOS array (not shown) have the same initial voltage when the photodiode 125 begins with the integration of light. During a period 201 is the APS 100 in a previous selection phase 240 and so becomes (as below with reference to the reading phase 240 is explained) the trace RESET 110 set to a predetermined low voltage level (usually 0 volts) and the traces ROW 113 and PRESET 111 are set to a predetermined high voltage level (typically 2.5 to 5.0 volts). At t2, the trace will RESET 110 raised to a high voltage level so that the transistor 121 how a closed switch works. As such, the voltage is at the node 130 equal to the voltage at the track PRESET 111 , The tension at the node 130 can be a transistor 122 turn on, however, any current passing through the transistor 122 can flow, is irrelevant, since every resulting signal on the trace COLUMN 113 only at the selection phase 240 , as described below, is detected. Next, the trace PRESET 111 lowered to a predetermined low voltage level while the trace RESET 110 remains at the high voltage level. This is how the tension on the knot becomes 130 low, which causes the parasitic capacitance (not shown) that the photodiode 125 is unloaded. Finally, the track PRESET 111 brought back to the high voltage level to the parasitic capacitance of the photodiode 125 to load to a predetermined output voltage level to the reset phase 200 complete.
    [0005] Alsnächsteswird währendder Integrationsphase 220, nachdem die Photodiode 125 rückgesetzt ist,die Leiterbahn RESET 110 auf eine niedrige Spannung gesetzt,so daß derTransistor 121 bei t3 abschaltet. Nun ist die Photodiode 125 bereitzur Belichtung mit Licht von dem zu erfassenden Bild. Während einesvorbestimmten Zeitraums 204 wird die Photodiode 125 belichtet.Wie dies bekannt ist, zieht die Photodiode 125 einen Rückstrom,der proportional zu der Intensitätdes Lichtes, das auf dieselbe auftritt, und entlädt so teilweise oder vollständig die parasitäre Kapazität.Next, during the integration phase 220, after the photodiode 125 is reset, the trace RESET 110 set to a low voltage so that the transistor 121 turns off at t3. Now the photodiode is 125 ready to be exposed to light from the image to be captured. For a predetermined period of time 204 becomes the photodiode 125 exposed. As is known, the photodiode pulls 125 a return current which is proportional to the intensity of the light which appears on the same and thus partially or completely discharges the parasitic capacitance.
    [0006] Nachdem vorbestimmten Integrationszeitraum 204 beginnt dieAuslesephase 240. Die Leiterbahn ROW 114 wirdzur Zeit t5 auf einen Hochspannungspegel gebracht, derart, daß der Transistor 120 eingeschlossener Schalter wird und der Transistor 122 alsein Source-Folger wirkt. Dies führtdazu, daß dieSpannung an dem Knoten 130, die die Lichtintensität darstellt,die währendder Integrationsphase 220 erfaßt wird, die Spannung auf derLeiterbahn COLUMN 113 auf diesen Spannungspegel minus dem VGS-Abfall von dem Transistor 122 vorspannt.Die Leiterbahn COLUMN 113 ist mit einer konstanten Stromquelle(nicht gezeigt) derart gekoppelt, daß die Spannung an dem Knoten 130 über denTransistor 122 in eine entsprechende Spannung auf der LeiterbahnCOLUMN 113 umgesetzt wird. Da die Spannungsschwelle desTransistors 122 füralle Transistoren 122 in anderen APS 100 die gleicheoder in etwa gleich ist, heben sich die Wirkungen der VGS-Abfälle auf,derart, daß einVerarbeitungsschaltungsaufbau (nicht gezeigt) die Intensität des Lichtesan dem Pixel, das durch den APS 100 erfaßt wird,basierend auf der Spannung auf der Leiterbahn COLUMN 113 bestimmt.After the predetermined integration period 204 begins the selection phase 240 , The track ROW 114 is brought to a high voltage level at time t5, such that the transistor 120 a closed switch and the transistor 122 acts as a source follower. This causes the voltage at the node 130 representing the light intensity during the integration phase 220 is detected, the voltage on the conductor COLUMN 113 to this voltage level minus the V GS drop from the transistor 122 biases. The track COLUMN 113 is coupled to a constant current source (not shown) such that the voltage at the node 130 over the transistor 122 in a corresponding voltage on the track COLUMN 113 is implemented. Because the voltage threshold of the transistor 122 for all Transisto reindeer 122 in other APS 100 is the same or about the same, the effects of the V GS drops cancel each other out, such that processing circuitry (not shown) controls the intensity of the light at the pixel being detected by the APS 100 is detected based on the voltage on the trace COLUMN 113 certainly.
    [0007] Jedeoben beschriebene Phase wird fürjede Zeile von APS 100, d. h. Pixeln, in einem CMOS-Arraywährendeiner Bilderfassungsprozedur wiederholt. Jede Zeile wird separatzyklisch durchlaufen, wobei dies üblicherweise auf eine rollendeArt und Weise geschieht. Dies bedeutet, daß, wenn die erste Zeile vonder Rücksetzphasein die Integrationsphase übergeht,die nächsteZeile mit der Rücksetzphasebeginnt. Deshalb wird keine Zeile von Pixeln jemals gelesen, während geradeeine weitere Zeile von Pixeln gelesen wird.Each phase described above is for each row of APS 100 , ie pixels, in a CMOS array during an image capture procedure. Each row is cycled separately, usually in a rolling fashion. This means that when the first row transitions from the reset phase to the integration phase, the next line begins with the reset phase. Therefore, no line of pixels is ever read while another line of pixels is being read.
    [0008] EinProblem mit den APS 100 aus 1 bestehtdarin, daß jederAPS 100 fünfAnschlußleiterbahnenbenötigt,wie oben beschrieben ist. Als ein Ergebnis werden zumindest dreiMetallschichten, in denen die Leiterbahnen (hier zwei pro Schicht)für jedesPixel geführtwerden, üblicherweisefür das CMOS-Arraybenötigt.Diese Schichten aus Metall sind üblicherweiseauf dem aktiven Siliziumbereich eingeordnet, in dem die Integrationsphotodioden-Dioden 125 unddie Transistoren 120, 121 und 122 gebildetsind. Ferner sind diese Metallschichten üblicherweise durch relativdicke Schichten aus einem Dielektrikum zur Isolierung getrennt.Folglich umfaßt einherkömmlichesCMOS-Array üblicherweisezumindest drei Schichten aus Metall, die durch ein Dielektrikumgetrennt sind.A problem with the APS 100 out 1 is that every APS 100 five leads needed, as described above. As a result, at least three metal layers in which the tracks (here, two per layer) are routed for each pixel are commonly needed for the CMOS array. These layers of metal are usually arranged on the active silicon region in which the integration photodiode diodes 125 and the transistors 120 . 121 and 122 are formed. Furthermore, these metal layers are usually separated by relatively thick layers of a dielectric for isolation. Thus, a conventional CMOS array typically includes at least three layers of metal separated by a dielectric.
    [0009] 3 ist ein Diagramm einerFläche,die durch einen APS 100 in einem herkömmlichen CMOS-Array 300 eingenommenwird. Die drei Schichten 310, 311 und 312 ausMetall, die durch eine Oxidisolierung 315 getrennt sind,erzeugen einen Hohlraum 320 oberhalb jeder Photodiode 125. DieseHohlräume 320 können zweiProbleme bewirken. Erstens gilt, daß, je dicker und zahlreicherdie Metall- und Oxidschichten sind, um so mehr Licht die Photodioden 125 indem CMOS-Array 300 nicht erreicht. Deshalb nimmt mit zunehmenderDicke und Anzahl der Metall- und Oxidschichten die Empfindlichkeitdes CMOS-Arrays 300 ab. 3 is a diagram of an area covered by an APS 100 in a conventional CMOS array 300 is taken. The three layers 310 . 311 and 312 made of metal, by an oxide insulation 315 are separated, create a cavity 320 above each photodiode 125 , These cavities 320 can cause two problems. First, the thicker and more numerous the metal and oxide layers are, the more light the photodiodes 125 in the CMOS array 300 not reached. Therefore, as the thickness and number of metal and oxide layers increase, the sensitivity of the CMOS array decreases 300 from.
    [0010] Zweitensgilt, daß,je höherdie Hohlräume 320 sind,um so näherder Einfallswinkel 330 des einfallenden Lichtes an dernormalen des CMOS-Arrays 300 sein muß, um das Pixel zu erreichen,wie durch die schattierte Region 225 dargelegt ist. Deshalberfassen die Photodioden 125, wenn der Einfallswinkel 330 zugroß ist,das Bild unter Umständennicht ordnungsgemäß. Fernerkann aufgrund von Raumeinschränkungeneine optische Korrekturfolge zur Reduzierung des Einfallswinkelsunpraktisch sein.Second, the higher the cavities 320 are, the closer the angle of incidence 330 of the incident light at the normal of the CMOS array 300 to reach the pixel as through the shaded region 225 is set forth. Therefore, the photodiodes detect 125 when the angle of incidence 330 is too large, the picture may not be properly. Further, due to space constraints, an optical correction sequence to reduce the angle of incidence may be impractical.
    [0011] Folglichwäre eswünschenswert,die Dicke und/oder Anzahl von Metall- und Oxidschichten in einemCMOS-Pixelarray zu reduzieren.consequentlywould it bedesirable,the thickness and / or number of metal and oxide layers in oneReduce CMOS pixel array.
    [0012] Esist die Aufgabe der vorliegenden Erfindung, eine Pixelerfassungsschaltungmit verbesserten Charakteristika, ein CMOS-Array mit verbessertenCharakteristika, ein System mit verbesserten Charakteristika oderein verbessertes Verfahren zu schaffen.ItThe object of the present invention is a pixel detection circuitwith improved characteristics, a CMOS array with improvedCharacteristics, a system with improved characteristics orto create an improved process.
    [0013] DieseAufgabe wird durch eine Pixelerfassungsschaltung gemäß Anspruch1 oder 9, ein CMOS-Array gemäß Anspruch11, ein System gemäß Anspruch14 oder ein Verfahren gemäß Anspruch16 gelöst.TheseThe object is achieved by a pixel detection circuit according to claim1 or 9, a CMOS array according to claim11, a system according to claim14 or a method according to claim16 solved.
    [0014] Gemäß einemAusführungsbeispielder Erfindung umfaßteine Pixelschaltung ein Siliziumsubstrat, das eine Photodiode aufweist,die eine Lichtintensitätin ein Spannungssignal umwandelt. Die Pixelschaltung umfaßt fernereine Zeilenleiterbahn und eine Rücksetzleiterbahn.Die Zeilenleiterbahn aktiviert einen Schalter zum Koppeln der Photodiodemit einer Spaltenleiterbahn währendeiner Auslesephase und löschtdie Spannung an der Photodiode während einerRücksetzphase.Die Pixelschaltung umfaßtferner eine Spannungsversorgungsleiterbahn. Eine Pixelschaltungmit nur vier Leiterbahnen benötigtweniger Metallschichten.According to oneembodimentof the inventiona pixel circuit comprises a silicon substrate having a photodiode,the one light intensityconverted into a voltage signal. The pixel circuit further includesa row trace and a reset trace.The row trace activates a switch for coupling the photodiodewith a column trace duringa selection phase and deletesthe voltage on the photodiode during aReset phase.The pixel circuit includesFurther, a power supply track. A pixel circuitneeded with only four tracksless metal layers.
    [0015] Indemweniger Metallschichten vorhanden sind (z. B. eine erste Metallschichtfür eineZeilenleiterbahn und eine Rücksetzleiterbahnund eine zweite Metallschicht füreine Spaltenleiterbahn und Vdd), kann Lichtbesser die Photodiode erreichen, während ein Bild erfaßt wird.Dies bedeutet, daß deroben erläuterteHohlraum fürjedes Pixel weniger tief ist, da nur zwei Schichten aus Metall anstellevon drei vorhanden sind. Deshalb ist es von Vorteil, für den jedemPixel zugeordneten Steuerschaltungsaufbau weniger Metallschichtenaufzuweisen.By having fewer metal layers (e.g., a first metal layer for a row trace and a reset trace and a second metal layer for a column trace and V dd ), light can better reach the photodiode while an image is being captured. This means that the cavity discussed above is less deep for each pixel since there are only two layers of metal instead of three. Therefore, it is advantageous to have fewer metal layers for the control circuitry associated with each pixel.
    [0016] Einweiterer Vorteil dessen, daß wenigerMetallschichten vorhanden sind, ist die Fähigkeit, Licht als größere Einfallswinkelzu erfassen. Da der Raum in Anwendungen, wie z. B. Digitalkameratelephonen, eingeschränkt ist,sind optische Korrekturfolgen zwischen der Lichtquelle und dem CMOS-Pixelarray unpraktisch.So kann der Einfallswinkel in einem CMOS-Pixelarray, das wenigerMetallschichten aufweist, verglichen mit einem herkömmlichen CMOS-Pixelarray,das mehr Schichten aus Metall für denSteuerschaltungsaufbau aufweist, breiter sein.Oneanother advantage of that lessMetal layers are present, the ability to light as larger angles of incidencecapture. Since the space in applications such. B. Digital Camera Telephones, is limited,For example, optical correction sequences between the light source and the CMOS pixel array are impractical.So the angle of incidence in a CMOS pixel array can be lessMetal layers compared to a conventional CMOS pixel array,the more layers of metal for theControl circuitry has to be wider.
    [0017] BevorzugteAusführungsbeispieleder vorliegenden Erfindung werden nachfolgend Bezug nehmend aufdie beigefügtenZeichnungen nähererläutert.Es zeigen:preferredembodimentsThe present invention will be described below with reference to FIGthe attachedDrawings closerexplained.Show it:
    [0018] 1 ein schematisches Diagrammeeiner herkömmlichenDrei-Transistor-Pixelerfassungsschaltung; 1 a schematic diagram of a conventional three-transistor pixel detection circuit;
    [0019] 2 ein Zeitdiagramm, dasdie Funktionsweise der Drei-Transistor-Pixelerfassungsschaltung aus 1 darstellt; 2 a timing diagram showing the operation of the three-transistor pixel detection circuit 1 represents;
    [0020] 3 eine Schnittansicht einerRegion eines herkömmlichenCMOS-Pixelarrays, das die Drei-Transistor-Pixelerfassungsschaltung aus 1 umfaßt; 3 a sectional view of a region of a conventional CMOS pixel array, the three-transistor pixel detection circuit 1 comprises;
    [0021] 4 ein schematisches Diagrammeiner Drei-Transistor-Pixelerfassungsschaltunggemäß einemAusführungsbeispielder Erfindung; 4 a schematic diagram of a three-transistor pixel detection circuit according to an embodiment of the invention;
    [0022] 5 ein Zeitdiagramm der Funktionsweise derDrei-Transistor-Pixelerfassungsschaltungaus 4 gemäß einemAusführungsbeispielder Erfindung; und 5 a timing diagram of the operation of the three-transistor pixel detection circuit 4 according to an embodiment of the invention; and
    [0023] 6 ein Blockdiagramm einesCMOS-Arrays, das die Pixelerfassungsschaltung aus 4 umfaßt, gemäß einem Ausführungsbeispielder Erfindung. 6 a block diagram of a CMOS array, the pixel detection circuit from 4 comprises, according to an embodiment of the invention.
    [0024] 4 ist ein schematischesDiagramm eines Drei-Transistor-APS 400 gemäß einemAusführungsbeispielder Erfindung. Der APS 400 ähnelt dem APS 100 aus 1 mit der Ausnahme, daß der APS 400 nurvier Anschlußleiterbahnenanstelle von fünfumfaßt.Diese Reduzierung der Anschlußleiterbahnen erlaubteine Reduzierung der Metall- und Oxidschichten in dem entsprechendenPixelarray (6) und verbessertso die Empfindlichkeit des Arrays. 4 is a schematic diagram of a three transistor APS 400 according to an embodiment of the invention. The GSP 400 is similar to the GSP 100 out 1 with the exception that the GSP 400 includes only four leads instead of five. This reduction of the leads allows reduction of the metal and oxide layers in the corresponding pixel array ( 6 ), thus improving the sensitivity of the array.
    [0025] DerAPS 400 umfaßtdrei Transistoren 420, 421 und 422 undeine Integrationsphotodiode 425, die auf einer aktivenSiliziumfläche(nicht gezeigt) angeordnet ist. Anders als bei dem APS 100 aus 1 jedoch werden nur vierAnschlußleiterbahnenfür einenBetrieb benötigt.Diese vier Leiterbahnen umfassen RESET (Rücksetzen) 410, Vdd 412, COLUMN (Spalte) 413 undROW (Zeile) 414. Jeder APS 400 umfaßt außerdem einenGROUND-Anschluß 415 (Masseanschluß). Dadurch,daß nurvier Leiterbahnen fürjeden APS 400 vorhanden sind, werden weniger Metallschichtenfür dieLeiterbahnen benötigt. Beidem hier gezeigten Ausführungsbeispielbeseitigt der APS 400 die Leiterbahn PRESET 111,die in dem herkömmlichenAPS 100 aus 1 vorhandenwar. Durch ein Kombinieren der Löschfunktionder Leiterbahn PRESET 111 mit der Funktion der Leiterbahn ROW 414 werdennur vier Leiterbahnen zum Betrieb verwendet.The GSP 400 includes three transistors 420 . 421 and 422 and an integration photodiode 425 which is disposed on an active silicon surface (not shown). Unlike the APS 100 out 1 however, only four leads are needed for operation. These four tracks include RESET (Reset) 410 , V dd 412 , COLUMN (column) 413 and ROW (line) 414 , Every APS 400 also includes a ground connection 415 (Ground terminal). By having only four traces for each APS 400 are present, less metal layers are required for the tracks. In the embodiment shown here, the APS eliminates 400 the track PRESET 111 that in the conventional APS 100 out 1 was present. By combining the delete function of the trace PRESET 111 with the function of the track ROW 414 Only four tracks are used for operation.
    [0026] 5 ist ein Zeitdiagramm,das die Funktionsweise des APS 400 aus 4 darstellt. Die Funktionsweise des APS 400 umfaßt eineRücksetzphase 500,eine Integrationsphase 520 und eine Auslesephase 540.Jede dieser Phasen 500, 520 und 540 ist untenbeschrieben. 5 is a time chart showing how the APS works 400 out 4 represents. The functioning of the APS 400 includes a reset phase 500 , an integration phase 520 and a selection phase 540 , Each of these phases 500 . 520 and 540 is described below.
    [0027] Bevorein Bild erfaßtwird, wird der APS 400 während der Rücksetzphase 500 gelöscht. Während einesZeitraums 501 befindet sich der APS 400 in einervorherigen Auslesephase 540 und so wird die LeiterbahnRESET 510 auf einen vorbestimmten Niederspannungspegelgesetzt und die Leiterbahn ROW 413 wird auf einen vorbestimmtenHochspannungspegel gesetzt. Bei t2 wird die Leiterbahn RESET 410 aufeinen Hochspannungspegel angehoben, so daß der Transistor 421 wieein geschlossener Schalter wirkt, derart, daß die Spannung an dem Knoten 430 gleichder Spannung auf der Leiterbahn ROW 414 ist. Die Spannungan dem Knoten 430 kann den Transistor 422 einschaltenund ein gewisser Strom kann durch den Transistor 422 fließen, dadie Leiterbahn ROW 414, die ebenfalls mit dem Gate desTransistors 420 gekoppelt ist, auf einem Hochspannungspegelist und der Transistor 420 an ist. Da jedoch gerade nichtauf die Leiterbahn COLUMN 413 zugegriffen wird, d. h. befindetsich nicht in der Auslesephase 540, beeinflußt einederartige Spannung auf der Leiterbahn COLUMN 413 üblicherweiseden Betrieb des CMOS-Arraysnicht negativ.Before an image is captured, the APS becomes 400 during the reset phase 500 deleted. During a period 501 is the APS 400 in a previous selection phase 540 and so the trace will RESET 510 set to a predetermined low voltage level and the trace ROW 413 is set to a predetermined high voltage level. At t2, the trace will RESET 410 raised to a high voltage level so that the transistor 421 how a closed switch acts, such that the voltage at the node 430 equal to the voltage on the track ROW 414 is. The tension at the node 430 can the transistor 422 turn on and some current can pass through the transistor 422 flow, because the trace ROW 414 which also connects to the gate of the transistor 420 coupled is at a high voltage level and the transistor 420 is on. However, since not exactly on the track COLUMN 413 is accessed, ie is not in the readout phase 540 , affects such a voltage on the track COLUMN 413 usually does not negatively affect the operation of the CMOS array.
    [0028] Alsnächstesfällt dieLeiterbahn ROW 414 auf einen vorbestimmten Niederspannungspegel, während dieLeiterbahn RESET 414 auf dem Hochspannungspegel bleibt.So wird die Spannung an dem Knoten 430 niedrig, um diePhotodiode 425 zu entladen. Dann wird die Leiterbahn ROW 414 wieder aufdie hohe Spannung zurückgebracht,um die parasitäreKapazität,die der Photodiode zugeordnet ist, auf einen vorbestimmten Ausgangsspannungspegel zuladen und die Rücksetzphase 500 abzuschließen.Next comes the track ROW 414 to a predetermined low voltage level while the trace RESET 414 remains at the high voltage level. This is how the tension on the knot becomes 430 low to the photodiode 425 to unload. Then the trace becomes ROW 414 returned to the high voltage to charge the parasitic capacitance associated with the photodiode to a predetermined output voltage level and the reset phase 500 complete.
    [0029] Alsnächsteswird währendder Integrationsphase 520, nachdem die parasitäre Kapazität, die der Photodiode 425 zugeordnetist, entladen ist, die Leiterbahn RESET 410 auf eine niedrigeSpannung gesetzt, so daß derTransistor 421 bei t3 abschaltet. Nun wird die Photodiode 425 während einervorbestimmten Integrationsperiode 504 belichtet.Next will be during the integration phase 520 After the parasitic capacitance, the photodiode 425 is assigned, the track is RESET 410 set to a low voltage so that the transistor 421 turns off at t3. Now the photodiode is 425 during a predetermined integration period 504 exposed.
    [0030] Nachder vorbestimmten Integrationsperiode 504 beginnt die Auslesephase 540.Die Leiterbahn ROW 414 wird bei t5 auf einen Hochspannungspegel gebracht,derart, daß derTransistor 420 einschaltet und ein geschlossener Schalterwird und der Transistor 422 als ein Source-Folger wirkt.Die vorbestimmte Hochspannung währendder Auslesephase 540 kann die gleiche wie während derRücksetzphasesein, kann jedoch abhängigvon dem zum Einschalten des Transistors 422 benötigten Stromvariieren. Dies führtdazu, daß dieSpannung an dem Knoten 430, die die während der Integrationsphase 520 erfaßte Lichtintensität darstellt,die Spannung auf dem Anschluß COLUMN 413,minus dem VGS-Abfall von dem Transistor 422,vorspannt. Wieder hebt, da die Spannungsschwelle des Transistors 422 für alle Transistoren 422 inanderen APS 400 gleich oder annähernd gleich ist, die Wirkungdes VGS-Abfalls sich auf, derart, daß ein Verarbeitungsschaltungsaufbau(nicht gezeigt) die Intensitätdes Lichtes an dem Pixel basierend auf der Spannung auf der LeiterbahnCOLUMN 413 bestimmt.After the predetermined integration period 504 begins the selection phase 540 , The track ROW 414 is brought to a high voltage level at t5, such that the transistor 420 turns on and a closed switch and the transistor 422 acts as a source follower. The predetermined one High voltage during the readout phase 540 may be the same as during the reset phase, but may vary depending on the transistor turn on 422 required power vary. This causes the voltage at the node 430 that during the integration phase 520 detected light intensity represents the voltage on the terminal COLUMN 413 , minus the V GS drop from the transistor 422 , pretentious. Again raises, as the voltage threshold of the transistor 422 for all transistors 422 in other APS 400 is equal to or approximately equal to the effect of the V GS drop, such that processing circuitry (not shown) measures the intensity of the light at the pixel based on the voltage on the trace COLUMN 413 certainly.
    [0031] Jedeoben beschriebene Phase wird fürjede Zeile von Pixeln (APS 400) während einer Bilderfassungsprozedurwiederholt. Jede Zeile wird separat durchlaufen, wobei dies üblicherweisefür einenach der anderen der Fall ist. Dies bedeutet, daß, nachdem die erste Zeiledurch jede der drei oben beschriebenen Phase übergeht, die nächste benachbarteZeile mit ihrem Übergangdurch die Phasen, beginnend mit der Rücksetzphase, beginnt. Deshalb wirdkeine Zeile von Pixeln jemals gelesen, während gerade eine weitere Zeilevon Pixeln gelesen wird. Dies ist Bezug nehmend auf 6, die unten beschrieben ist, detailliertergezeigt.Each phase described above is repeated for each row of pixels (APS 400 ) during an image capture procedure. Each row is traversed separately, usually one at a time. That is, after the first row transits through each of the three phases described above, the next adjacent row begins its transition through the phases beginning with the reset phase. Therefore, no line of pixels is ever read while another line of pixels is being read. This is with reference to 6 which is described below, shown in more detail.
    [0032] 6 zeigt ein Blockdiagrammeines Systems 600, das ein CMOS-Pixelarray 610 umfaßt, das mehrereAPS 400 aus 4,die darin angeordnet sind, aufweist. Das System 600 kanneine Digitalkamera, ein Digitalkameratelephon oder eine weitere Elektronikvorrichtungsein, die eine digitale Bilderfassungsvorrichtung verwendet. DasSystem umfaßt einezentrale Verarbeitungseinheit (CPU) 615, die mit einemBus 620 gekoppelt ist. Ebenso mit dem Bus 620 gekoppeltist ein Speicher 625 zum Speichern digitaler Bilder, diedurch das CMOS-Array 610 erfaßt werden. Die CPU 615 ermöglicht eineBilderfassung durch ein Steuern des CMOS-Arrays 610 durchden Bus 625 sowie, sobald ein Bild erfaßt ist, ein Speichern des Bildesin einem Digitalformat in dem Speicher 625. 6 shows a block diagram of a system 600 that is a CMOS pixel array 610 includes several APS 400 out 4 which are arranged therein. The system 600 may be a digital camera, a digital camera phone or other electronic device using a digital image capture device. The system comprises a central processing unit (CPU) 615 with a bus 620 is coupled. Likewise with the bus 620 coupled is a memory 625 to store digital images through the CMOS array 610 be detected. The CPU 615 allows image capture by controlling the CMOS array 610 by the bus 625 and, once an image is captured, storing the image in a digital format in the memory 625 ,
    [0033] DasCMOS-Array 610 umfaßtmehrere Komponenten zum Ermöglichender Erfassung und Digitalisierung eines Bildes. Jeder APS 400 indem CMOS-Array 610 ist mit einem ROW-Steuerschaltungsaufbau 650 undeinem COLUMN-Steuerschaltungsaufbau 660 gekoppelt, diedie Steuersignale ermöglichen,die oben Bezug nehmend auf die 4 und 5 beschrieben wurden. Insbesondereist jeder APS 400 in einer einzelnen Zeile von Pixeln miteiner zweckgebundenen ROW-Steuerungsleitung (414 aus 4) und einer zweckgebundenenRESET-Steuerleitung (410 aus 4) über eineVerbindung 651 gekoppelt. Zusätzlich ist jeder APS 400 in einereinzelnen Spalte mit einer zweckgebundenen COLUMN-Steuerleitung(413 aus 4) über eine Verbindung 661 gekoppelt.Ferner ist jeder APS 400 in dem CMOS-Array 610 mitVdd 611 und GROUND 612 (einzelneVerbindung nicht gezeigt) gekoppelt.The CMOS array 610 includes several components for enabling the capture and digitization of an image. Every APS 400 in the CMOS array 610 is with a ROW control circuitry 650 and a COLUMN control circuitry 660 coupled, which enable the control signals, the above with reference to the 4 and 5 have been described. In particular, everyone is APS 400 in a single row of pixels with a dedicated ROW control line ( 414 out 4 ) and a dedicated RESET control line ( 410 out 4 ) via a connection 651 coupled. In addition, every APS 400 in a single column with a dedicated COLUMN control line ( 413 out 4 ) via a connection 661 coupled. Furthermore, everyone is APS 400 in the CMOS array 610 with V dd 611 and GROUND 612 (single connection not shown) coupled.
    [0034] Wiezuvor Bezug nehmend auf 5 beschriebenwurde, wird jede Zeile des CMOS-Arrays 610 separat gelesen.Jedes Pixel in der ersten Zeile 652 beginnt z. B. die Bilderfassungsprozedur,d. h. Rücksetzen 500,Integration 520 und Auslese 540, bevor die nächste Zeile 653 mitder gleichen Bilderfassungsprozedur beginnt. Während der Auslesephase 540 wird dieSpannung auf der Leiterbahn COLUMN 413 an jedem APS 400 inder ersten Zeile durch den Spaltensteuerschaltungsaufbau 660 gelesenund an einen Multiplexer 670 gesendet. Der Multiplexerkombiniert jedes Spannungssignal der Leiterbahn COLUMN 413 inein einzelnes multiplexiertes Signal, das das Spannungssignal, d.h. Pixel, das an jeder Photodiode 425 jedes Pixels in derbestimmten gerade gelesenen Zeile erfaßt wird, darstellt. Nach einerVerstärkungsstufe 680 wirddieses Signal über einenAnalog-Digital-Wandler 690, bevor es an den Bus 620 kommuniziertwird, in ein digitales Signal umgewandelt. Die CPU 615 ermöglicht danndie Speicherung des digitalen Signals in dem Speicher 625 inVerbindung mit dem nächstendigitalen Signal, das die nächsteZeile darstellt, usw. Diese Prozedur wird für jede Zeile in dem CMOS-Array 610 wiederholt,bis jede Zeile gelesen wurde und ein vollständiges digitales Bild in demSpeicher 625 gespeichert wurde.As before, referring to 5 is described, each line of the CMOS array 610 read separately. Every pixel in the first line 652 begins z. B. the image capture procedure, ie reset 500 , Integration 520 and selection 540 before the next line 653 starts with the same image capture procedure. During the selection phase 540 is the voltage on the track COLUMN 413 at every APS 400 in the first line through the column control circuitry 660 read and sent to a multiplexer 670 Posted. The multiplexer combines every voltage signal of the track COLUMN 413 into a single multiplexed signal representing the voltage signal, ie pixels, at each photodiode 425 every pixel in the particular line just read is represented. After a gain stage 680 This signal is transmitted via an analog-to-digital converter 690 before getting to the bus 620 is converted into a digital signal. The CPU 615 then allows storage of the digital signal in the memory 625 in conjunction with the next digital signal representing the next row, and so on. This procedure becomes for each row in the CMOS array 610 repeatedly until each line has been read and a complete digital image in the memory 625 was saved.
    权利要求:
    Claims (18)
    [1]
    Pixelerfassungsschaltung (100) mit folgenden Merkmalen: einerPixelerfassungsvorrichtung (425), die einen Knoten (430)aufweist und wirksam ist, um eine Lichtintensität in ein Pixelsignal an demKnoten (430) umzuwandeln, wobei das Pixelsignal ein erfaßtes Pixeldarstellt; und einem Zeilenknoten (414), der ein Zeilensignalträgt, daswirksam ist, um den Knoten (430) während eines Lesens des erfaßten Pixelsmit einer Spaltenleiterbahn (413) zu koppeln, und wirksamist, um den Knoten (430) während einer Rücksetzphaseauf einen vorbestimmten Signalpegel zu setzen.Pixel detection circuit ( 100 ) comprising: a pixel capture device ( 425 ), which is a node ( 430 ) and effective to convert a light intensity into a pixel signal at the node (10). 430 ), wherein the pixel signal represents a detected pixel; and a row node ( 414 ) which carries a line signal which is operative to cause the node ( 430 ) during a reading of the detected pixel with a column track ( 413 ), and is effective to connect the node ( 430 ) during a reset phase to a predetermined signal level.
    [2]
    Schaltung (400) gemäß Anspruch 1, die ferner eineRücksetzleiterbahn(410) aufweist, die ein Rücksetzsignal trägt, daswirksam ist, um den Knoten (430) während des Lesens des erfaßten Pixelsvon der Zeilenleiterbahn (414) zu entkoppeln.Circuit ( 400 ) according to claim 1, further comprising a reset conductor track ( 410 ) carrying a reset signal operative to cause the node ( 430 ) during the reading of the detected pixel from the line trace ( 414 ) to decouple.
    [3]
    Schaltung (400) gemäß Anspruch 2, bei der die Pixelerfassungsvorrichtung(425) auf einem Siliziumsubstrat angeordnet ist.Circuit ( 400 ) according to claim 2, wherein the pixel detection device ( 425 ) is arranged on a silicon substrate.
    [4]
    Schaltung (400) gemäß Anspruch 3, bei der die Zeilenleiterbahn(414), die Spaltenleiterbahn (413) und die Rücksetzleiterbahn(410) in nicht mehr als zwei leitfähigen Schichten angeordnetsind, die auf dem Siliziumsubstrat angeordnet sind.Circuit ( 400 ) according to claim 3, wherein the row conductor track ( 414 ), the column track ( 413 ) and the reset conductor track ( 410 ) are arranged in not more than two conductive layers disposed on the silicon substrate.
    [5]
    Schaltung gemäß einemder Ansprüche1 bis 4, bei der die Pixelerfassungsvorrichtung eine Photodiodeaufweist.Circuit according to athe claims1 to 4, wherein the pixel detecting device is a photodiodehaving.
    [6]
    Schaltung gemäß einemder Ansprüche1 bis 5, bei der das Pixelsignal eine Spannung aufweist.Circuit according to athe claims1 to 5, in which the pixel signal has a voltage.
    [7]
    Pixelerfassungsschaltung gemäß einem Ansprüche 1 bis6, die ferner folgende Merkmale aufweist: ein Substrat; zweileitfähigeSchichten, die auf dem Substrat angeordnet sind; und einenoder mehrere leitfähigePfade, die jeweils wirksam sind, um das Zeilensignal zu tragen,wobei jeder der leitfähigenPfade in einer jeweiligen der beiden leitfähigen Schichten angeordnetist.Pixel detection circuit according to claims 1 to6, further comprising:a substrate;twoconductiveLayers disposed on the substrate; andoneor more conductivePaths, each effective to carry the line signal,where each of the conductivePaths are arranged in a respective one of the two conductive layersis.
    [8]
    Pixelerfassungsstruktur gemäß Anspruch 7, wobei die Strukturkeine anderen leitfähigenSchichten, die auf dem Substrat angeordnet sind, als die beidenleitfähigenSchichten aufweist.A pixel detection structure according to claim 7, wherein the structureno other conductiveLayers that are arranged on the substrate, as the twoconductiveHas layers.
    [9]
    Pixelerfassungsschaltung mit folgenden Merkmalen: einerPixelerfassungsvorrichtung (425), die einen ersten undeinen zweiten Knoten aufweist, wobei der erste Knoten mit einemersten Versorgungsknoten gekoppelt ist; einem ersten Transistor,der einen Steuerknoten, einen ersten Treiberknoten und einen zweitenTreiberknoten aufweist, wobei der Steuerknoten mit dem zweiten Knotender Pixelerfassungsvorrichtung gekoppelt ist und der erste Treiberknotenmit einem zweiten Versorgungsknoten gekoppelt ist; einem zweitenTransistor, der einen Steuerknoten, einen ersten Treiberknoten undeinen zweiten Treiberknoten aufweist, wobei der Steuerknoten deszweiten Tran sistors mit einem Zeilenknoten gekoppelt ist, der ersteTreiberknoten des zweiten Transistors mit dem zweiten Treiberknotendes ersten Transistors gekoppelt ist und der zweite Treiberknotendes zweiten Transistors mit einem Spaltenknoten gekoppelt ist; und einemdritten Transistor, der einen Steuerknoten, einen ersten Treiberknotenund einen zweiten Treiberknoten aufweist, wobei der Steuerknotendes dritten Transistors mit einem Rücksetzknoten gekoppelt ist, dererste Treiberknoten des dritten Transistors mit dem Zeilenknotengekoppelt ist und der zweite Treiberknoten des dritten Transistorsmit dem zweiten Knoten der Pixelerfassungsvorrichtung gekoppeltist.Pixel detection circuit comprising: a pixel detection device ( 425 ) having a first and a second node, wherein the first node is coupled to a first supply node; a first transistor having a control node, a first driver node and a second driver node, the control node coupled to the second node of the pixel detection device and the first driver node coupled to a second supply node; a second transistor having a control node, a first driver node, and a second driver node, the control node of the second transistor coupled to a row node, the first driver node of the second transistor coupled to the second driver node of the first transistor, and the second driver node of the first transistor node second transistor is coupled to a column node; and a third transistor having a control node, a first driver node, and a second driver node, wherein the control node of the third transistor is coupled to a reset node, the first driver node of the third transistor is coupled to the row node, and the second driver node of the third transistor is coupled to the third transistor node second node of the pixel detection device is coupled.
    [10]
    Schaltung gemäß Anspruch9, bei der erste, zweite und dritte Transistor MOSFET-Transistoren aufweisen.Circuit according to claim9, wherein the first, second and third transistors comprise MOSFET transistors.
    [11]
    CMOS-Array mit folgenden Merkmalen: einer Mehrzahlvon Pixelerfassungsschaltungen (400), die in Zeilen undSpalten angeordnet sind, wobei die Pixelerfassungsschaltung (400)folgende Merkmale aufweist: eine Pixelerfassungsvorrichtung(425), die einen Knoten (430) aufweist und wirksamist, um eine Lichtintensitätin ein Pixelsignal an dem Knoten (430) umzuwandeln, wobeidas Pixelsignal ein erfaßtesPixel darstellt; und einen Zeilenknoten (414), derein Zeilensignal trägt, daswirksam ist, um den Knoten (430) während eines Lesens des erfaßten Pixelsmit einer Spaltenleiterbahn (413) zu koppeln, und wirksamist, um den Knoten (430) während einer Rücksetzphaseauf einen vorbestimmten Spannungspegel zu setzen.CMOS array comprising: a plurality of pixel detection circuits ( 400 ) arranged in rows and columns, the pixel detection circuit ( 400 ) has the following features: a pixel detection device ( 425 ), which is a node ( 430 ) and effective to convert a light intensity into a pixel signal at the node (10). 430 ), wherein the pixel signal represents a detected pixel; and a row node ( 414 ) which carries a line signal which is operative to cause the node ( 430 ) during a reading of the detected pixel with a column track ( 413 ), and is effective to connect the node ( 430 ) during a reset phase to a predetermined voltage level.
    [12]
    CMOS-Array gemäß Anspruch11, das ferner eine Rücksetzleiterbahn(410) aufweist, die ein Rücksetzsignal trägt, daswirksam ist, um den Knoten währenddes Lesens des erfaßtenPixels von der Zeilenleiterbahn zu entkoppeln.A CMOS array according to claim 11, further comprising a reset trace (14). 410 ) carrying a reset signal operative to decouple the node from the row trace during the reading of the detected pixel.
    [13]
    CMOS-Array gemäß Anspruch12, das ferner eine erste leitfähigeSchicht, in der eine Zeilenleiterbahn und eine Rücksetzleiterbahn angeordnetsind, und eine zweite leitfähigeSchicht aufweist, in der die Spaltenleiterbahn angeordnet ist.CMOS array according to claim12, further comprising a first conductiveLayer in which a row conductor and a reset conductor arrangedare, and a second conductiveLayer, in which the Spaltenleiterbahn is arranged.
    [14]
    System mit folgenden Merkmalen: einem CMOS-Array(600) mit folgenden Merkmalen: einer Mehrzahl vonPixelerfassungsschaltungen (400), die in Zeilen und Spaltenangeordnet sind, wobei die Pixelerfassungsschaltung (400)folgende Merkmale aufweist: eine Pixelerfassungsvorrichtung(425), die einen Knoten (430) aufweist und wirksamist, um eine Lichtintensitätin ein Pixelsignal an dem Knoten (430) umzuwandeln, wobeidas Pixelsignal ein erfaßtesPixel darstellt; und einen Zeilenknoten (414), derein Zeilensignal trägt, daswirksam ist, um den Knoten (430) während eines Lesens des erfaßten Pixelsmit einer Spaltenleiterbahn (413) zu koppeln, und wirksamist, um den Knoten (430) während einer Rücksetzphaseauf einen vorbestimmten Signalpegel zu setzen; und einem Prozessor(615), der mit dem CMOS-Array (600) gekoppeltist und wirksam ist, um die Erfassung eines Spannungssignals anjeder Spaltenleiterbahn (413) in jedem Pixel in dem CMOS-Array(600) zu ermöglichen.A system comprising: a CMOS array ( 600 ) comprising: a plurality of pixel detection circuits ( 400 ) arranged in rows and columns, the pixel detection circuit ( 400 ) has the following features: a pixel detection device ( 425 ), which is a node ( 430 ) and effective to convert a light intensity into a pixel signal at the node (10). 430 ), wherein the pixel signal represents a detected pixel; and a row node ( 414 ) which carries a line signal which is operative to cause the node ( 430 ) during a reading of the detected pixel with a column track ( 413 ), and is effective to connect the node ( 430 ) to set to a predetermined signal level during a reset phase; and a processor ( 615 ) connected to the CMOS array ( 600 ) and operative to detect the detection of a voltage signal at each column track ( 413 ) in each pixel in the CMOS array ( 600 ).
    [15]
    System gemäß Anspruch14, das ferner einen Speicher (625) aufweist, der mit demProzessor (615) gekoppelt ist und wirksam ist, um das Pixelsignalzu speichern.The system of claim 14, further comprising a memory ( 625 ) associated with the processor ( 615 ) and operative to store the pixel signal.
    [16]
    Verfahren mit folgenden Schritten Integriereneiner Lichtmenge; Erzeugen eines Signals an einem Pixelknoten(430), wobei das Signal einen Pegel aufweist, der auf dieintegrierte Lichtmenge bezogen ist; Lesen des Signals ansprechendauf ein erstes Steuersignal auf einem ersten Steuerknoten (414);und Rücksetzendes Signalpegels an dem Pixelknoten (430) ansprechend aufein zweites Steuersignal auf dem ersten Steuerknoten (414).Method with the following steps Integrating a quantity of light; Generating a signal at a pixel node ( 430 ), the signal having a level related to the integrated amount of light; Reading the signal in response to a first control signal on a first control node ( 414 ); and resetting the signal level at the pixel node ( 430 ) in response to a second control signal on the first control node ( 414 ).
    [17]
    Verfahren gemäß Anspruch16, bei dem das Lesen des Signals ferner ein Erfassen des Pegelsan einem zweiten Steuerknoten (413) aufweist.The method of claim 16, wherein reading the signal further comprises detecting the level at a second control node (16). 413 ) having.
    [18]
    Verfahren gemäß Anspruch16 oder 17, bei dem das Rücksetzenfolgende Schritte aufweist: Setzen des Pegels an einem drittenSteuerknoten (410) auf einen vorbestimmten hohen Pegel;und Pulsieren des Pegels an dem ersten Steuerknoten (414)auf einen vorbestimmten niedrigen Pegel von einem vorbestimmtenhohen Pegel.A method according to claim 16 or 17, wherein the resetting comprises the steps of: setting the level at a third control node ( 410 ) to a predetermined high level; and pulsing the level at the first control node ( 414 ) to a predetermined low level from a predetermined high level.
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